物联网与人工智能技术的迅猛发展对边缘节点计算平台的实时数据处理能力与能效提出了更高要求。基于新型存储器的非易失存内计算技术可实现数据的原位存储与计算、将数据搬运带来的功耗与延迟开销最小化，从而大幅提升边缘设备的数据处理能力与效能比。但由于基础单元特性的非理想因素，阵列中的寄生效应以及模数转换电路的硬件开销，非易失存内计算仍面临计算性能与能效方面的限制。 

　　围绕上述关键问题，微电子所劉明院士团队采用跨层次协同设计的方法，提出了高并行与高效能比的新型RRAM存內計算結構。 

　　在器件層面，研究團隊提出了帶權重二晶體管一憶阻器（WH-2T1R）的存算陣列結構。WH-2T1R結構使用core晶體管構成解耦的存算數據通路來減小寄生效應對計算電流的影響，相較1T1R結構只額外造成30.3%的面積開銷。計算單元利用第二晶體管亞阈值區放大特性提高計算13.5倍開關比的同時降低88%的低阻態計算電流，從而實現了63.4%的乘加操作功耗降低。得益于計算開關比的提升，該RRAM存內計算結構可支持更高的輸入並行度和多比特乘加操作。 

　　在電路層面，研究團隊提出了參考電流減式電流型靈敏放大器的讀出電路。由參考電流減支路根據上一次讀出結果先對輸入電流進行電流減再送到電流鏡讀出數據。參考電流減支路對半減小了電流鏡輸入電流範圍，使RRAM存算結構支持的計算電流範圍倍增，能實現更高輸入並行和多比特乘加，並取得79.5%的讀出電路功耗降低。研究團隊通過進一步優化電流型靈敏放大器電流減配置，實現積分非線性誤差5倍提升，微分非線性誤差3.75倍提升。 

　　在算法映射層面，研究團隊提出了高位數據冗余（MSB_RSM）的映射策略。RRAM存內計算結構配備有不同第二晶體管multiplier參數的多組陣列和額外的一組冗余陣列。其中不同第二晶體管用于映射多比特權值的不同比特位。由于RRAM和晶體管非理想因素對計算電流的影響不容忽視，冗余陣列用于額外映射權值對非理想因素補償。經過對不同比特位補償效果的分析，MSB-RSM對高位權值進行操作時能減小1σ誤差40%。得益于更穩定的計算電流，在ResNet-18模型下的CIFAR-10和CIFAR-100任務獲得了0.96%和2.83%的准確度提升。 

　　上述方案在團隊自主開發的嵌入式28nm 工藝上得到驗證，新型RRAM存內計算結構支持高並行的模擬域乘加操作，在1比特輸入、3比特權值、4比特輸出下ResNet-18任務中的平均能效達到30.34TOPS/W，並可以通過進一步優化讀出時序提升到154.04TOPS/W。該工作通過單元、電路及系統面的系統設計，爲高能效、高精度的模擬存內計算提供了新思路。 

　　研究成果以“A 28nm RRAM Computing-in-Memory Macro Using Weighted Hybrid 2T1R Cell Array and Reference Subtracting Sense Amplifier for AI Edge Inference”爲題發表在集成電路設計領域旗艦期刊IEEE Journal of Solid-State Circuits上，微电子所博士研究生叶望为该文章的第一作者、窦春萌研究員为该文章的通讯作者。

（a）基于RRAM的存內計算芯片結構框圖，（b）芯片晶圓照片及版圖，

（c）芯片測試數字波形，（d）芯片參數