Cadence業界首創功耗簽收工具整合靜態時序分析功能
緊隨5月份推出Tempus時序簽收解決方案的步伐，Cadence公司日前又快馬加鞭推出其設計簽收和收斂的第二項重大新産品—電源完整性解決方案Voltus IC Power Integrity Solution，旨在幫助解決設計人員所面臨的功耗挑戰。Cadence芯片簽收與驗證部門産品營銷總監Jerry Zhao在接受本刊采訪時表示，新的電源完整性分析引擎具有更大規模的並行執行能力，可將性能提高10倍，並支持10億門設計規模。目前，Voltus技術已經通過台積電對16納米FinFET工藝(設計規則手冊第0.5版)的IR壓降分析和精度以及電遷移規則方面的驗證。
在傳統概念中，時序驗證和功耗驗證是分開的。但與其他廠商只提供點工具不同的是，這次Cadence的功耗整合性分析方案也同時把靜態時序分析考慮進去，是一套完整的electrical簽收解決方案，在業界也尚屬首次。Voltus可在任何設計工具上使用，即便采用其他廠商的工具，也不影響其驗證效果。當然，如果能夠結合Cadence IC(Encounter、Virtuoso和Palladium)、Package、PCB和其它系統工具，將會使設計團隊在整個産品開發周期更好地管理芯片設計的電源問題，以取得更快的設計收斂。據透露，Freescale、IDT等公司已開始部署此類工具。
Voltus方案大幅提高驗證速度和電路規模的秘密來自multi-threaded(多線程)、distributed processing(分布式運算)和Hierarchical analysis(分層分析)技術。Jerry说，验证阶段处于整个设计流程的末端，工具性能越强，速度越快，设计人员的压力就越小。但当前客户普遍的反馈是功耗验证产品不多，工藝越先进，设计复杂度越高，设计技巧越丰富，他们花费在功耗验证阶段的时间就越长—90nm工藝时，不足一天；28nm工藝时，至少需要数天，完全跟不上设计者需求。
除性能外，精度和收斂是設計人員關心的另外兩個要素。Cadence方面稱，由于解決了matrix solver、power grid RC extraction和instance power distribution問題，Voltus方案的精度可達SPICE級，完全能夠提供最准確的電源簽收結果。鑒于其與Tempus屬于同系列産品，如果能配套使用，就能在最大程度上摒棄之前采用多家方案的“零敲碎打”型設計流程，大幅減少驗證時間。此外，Voltus具備的Physically-aware電源完整性優化特點，例如早期電源網格分析、去耦合電容和電源門控分析，則可提高物理實現質量和加快設計收斂。
“低功耗設計需要從系統級角度加以考慮，時序和功耗分析/驗證只是其中一部分，設計人員還要考慮封裝、布局布線等多重因素。因此，Voltus方案如何與Cadence其他工具有機結合，也是我們在開發此工具時考慮的重點。”以布局布線爲例，Voltus可通過3種方法對其進行分析：ERA(early rail analysis)、De-cap和PSO(power gate switch)，這些都是低功耗設計的方法，Voltus在設計中均給予了考慮。此外，與Encounter/Allegro結合，可爲包括芯片、封裝和PCB在內的設計提供電源完整性解決方案；與Virtuoso結合，可分析模擬混合信號SoC設計中的定制/模擬IP；與Palladium功能一起使用，可通過真实功耗激励进行精确的IC芯片電源完整性分析。
Jerry指出，目前的很多設計可以說對邏輯是“相連的”，因爲所有流程都處理邏輯信息，可以自動完成；但對功耗來說是“不相連”的，因爲針對每個流程，功耗問題都是獨立的，並相互影響。因此，有效的低功率設計要求設計團隊、IP供應商以及工具和解決方案提供商之間展開協作。只有通過實施連貫一致的方法，並將這些方法運用在供應鏈賴以存在的整個工具領域，電子行業才能真正解決低功率設計所面臨的不斷增長的挑戰。
