在先进集成电路制造工藝中, 納米環柵器件（GAA）正取代FinFET成爲集成電路中的核心器件。垂直納米環柵器件由于其在減小標准單元面積、緩解柵極長度限制、提高集成密度和改善寄生電容/電阻等方面具有獨特優勢, 成爲先進邏輯和DRAM技術方面的重要研究方向。  

　　微电子所集成電路先導工藝研發中心朱慧珑研究团队于2016年首次提出自對准金屬柵的垂直環柵納米晶體管並對其進行了系統研究，在器件結構、工藝、集成技術及應用等方面獲得了一系列進展和突破，研發的VSAFET、 VCNFET、Fe-VSAFET、3D NOR等成果陸續發表在國際微電子器件領域的頂級期刊上，並多次作爲封面或“編輯特選”文章。  

　　近日，該團隊利用自主研發的一種自限制ALE (原子層刻蝕) 工藝, 實現了鍺對鍺矽材料和晶面的雙重選擇性精確刻蝕, 制備出了由(111)晶面構成的沙漏型單晶Ge 溝道自對准垂直納米環柵器件。該沙漏形Ge溝道器件最窄處爲5-20nm, 表現出良好的短溝道效應免疫等優異性能, 納米線器件的開態電流 (I_on)達到291 A/ m，爲同類器件最大。該器件同時具有較高的電流開關比(I_on/I_off = 3.1 10⁶）, 良好的亞阈值擺幅 (SS = 91 mV/dec）和漏致勢壘降低 (DIBL = 55mV/V）。相關研究成果發表在工程技術類頂級期刊ACS NANO（2023年影響因子/JCR分區：17.1/Q1）上 (DOI: 10.1021/acsnano.3c02518) , 先導中心博士生謝璐爲文章第一作者, 朱慧珑研究員与张永奎高級工程師为共同通讯作者。  

　　該研究得到中科院戰略先導專項、中科院青年創新促進會、北京超弦存儲器研究院和國家自然科學基金等項目資助。  

　　文章鏈接：https://pubs.acs.org/doi/10.1021/acsnano.3c02518

圖 (a) 具有頸縮溝道厚度~5nm的TiN/HfO₂/Al₂O₃/GeO_x柵極堆疊的STEM截面, (b) 沙漏形狀的Ge溝道在 (111) 平面形成交角54.7 , (c) EOT=1.6nm的柵極堆疊的STEM圖像, (d)漏極離子注入尖峰退火後Ge和B的SIMS分布, (e) EOT=1.6nm 的Ge溝道p型垂直環柵納米線器件的I_d-V_g轉移特性曲線, (f) EOT=2.5nm 的Ge溝道p型垂直環柵納米線器件的典型I_d-V_ds輸出曲線